GRABS Übungsaufgaben Speichermodelle Cache-Kohärenz

Cache-Kohärenz

In der Vorlesung wurde das Cache-Kohärenz-Protokoll MSI vorgestellt, welches im Folgenden betrachtet wird. Zwei Prozessoren (P1 und P2) und ein einheitlicher Hauptspeicher (en. Uniform Memory) sind über einen gemeinsamen Bus (en. Shared Bus) verbunden, der das MSI-Protokoll zur Cache-Kohärenz verwendet. Im Speicher befindet sich eine Datenstruktur mit folgendem Aufbau:

• A (8 Byte),
• B (24 Byte),
• C (8 Byte).

Die Größe einer Cache-Zeile (en. Cache Line) beträgt 32 Byte, sodass A und B gemeinsam in Cache-Zeile X liegen, während C in einer separaten Cache-Zeile Y liegt. Die Prozessoren P1 und P2 führen das folgende Programm aus:

1// Prozessor P1
2read(A);
3read(B);
4// arbeite mit A
5read(B);
6write(A);

1// Prozessor P2
2read(B);
3read(C);
4// arbeite mit C
5read(B);
6write(C);

Die folgende Tabelle zeigt die Speicheroperationen der einzelnen Prozessoren in der Reihenfolge, in der sie auf dem gemeinsamen Bus erscheinen.

• Die erste Spalte gibt an, welcher Prozessor die jeweilige Operation ausführt.
• Die zweite Spalte beschreibt die ausgeführte Speicheroperation.
• Die dritte und vierte Spalte zeigen den MSI-Zustand der Cache-Zeilen X und Y im jeweiligen Prozessor an.
• Die fünfte Spalte gibt an, ob durch die Operation ein Cache-Line-Transfer zwischen Cache und Hauptspeicher stattgefunden hat.
• Die sechste Spalte gibt an, für welche Cache-Zeilen eine Invalidierungsnachricht über den Bus gesendet wird.

Zu Beginn befinden sich alle Cache-Zeilen im Zustand Invalid (I).

Lösung

P	Operation	P1 X / Y	P2 X / Y	Hauptspeicher-Transfers	Invalidierungen
		I / I	I / I	-	-
1	read(A)	S / I	I / I	Mem → X(P1)	-
1	read(B)	S / I	I / I	-	-
2	read(B)	S / I	S / I	Mem → X(P2)	-
2	read(C)	S / I	S / S	Mem → Y(P2)	-
1	read(B)	S / I	S / S	-	-
1	write(A)	M / I	I / S	-	X
2	read(B)	S / I	S / S	X(P1) → Mem (Write Back), Mem → X(P2)
2	write(C)	S / I	S / M	-	Y

Lernziele

In dieser Aufgabe …

• simulieren die Studierenden die Anwendung des MSI-Protokolls.